SR Flipflop

Wie kann Ich ein RS Flipflop in VHDL programmieren?

Danke schon mal

auf der seite: http://www.nt-nv.fh-koeln.de/Labor/VhdlEnglish/index.html
ist irgendwo ein beispiel.
ach ja, und sag nicht 'programmieren' dazu. vhdl-user sind hardwaredesigner und empfinden das wort 'programmierer' als beleidigung.

Das Beispiel läuft nicht

ENTITY nor_component IS
PORT (a, b : IN bit; y : OUT bit);
END nor_component;

ARCHITECTURE behavioural_model OF nor_component IS
BEGIN
y <= a NOR b;
END behavioural_model;

ARCHITECTURE struktural_model OF sr_flip-flop IS
COMPONENT nor_component
PORT (a, b: IN bit; y: OUT bit);
END COMPONENT;
BEGIN
n_1: nor_component
PORT MAP (set, q, q_not);
n_2: nor_component
PORT MAP (q_not, reset, q);
END struktural_model;

versuch mal das:

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity rs_flip is
	port
	(
		set : in std_logic;
		reset: in std_logic;
		q : inout std_logic;			-- output
		q_not : inout std_logic		-- inverted output
	);
end rs_flip;

architecture behaviour of rs_flip is
	begin
		q_not <= set nor q;
		q <= q_not nor reset;
	end behaviour;

der compiler könnte meckern wegen schleifen in kombinatorischer logik (die beiden rückgekoppelten nor-gates), aber funzen sollte es trotzdem.

*rant*

So, und jetzt baust du bitte noch ein taktflankengesteurtes JK-Flipflop. Das ist schon mal was hehe^^

/rant/ schrieb:

So, und jetzt baust du bitte noch ein taktflankengesteurtes JK-Flipflop.

http://www.interfacebus.com/Design_VHDL.html

*rant*

~fricky schrieb:

/rant/ schrieb:

So, und jetzt baust du bitte noch ein taktflankengesteurtes JK-Flipflop.

http://www.interfacebus.com/Design_VHDL.html

Interessante Seite, thx4link

Ich habe es hin bekommen.

~Fricky du bist mein Schatz!

Küßchen,
Belma

Belma schrieb:

~Fricky du bist mein Schatz!

gern geschehen.